AggreGATEr(TM

  1. Die Designs werden unter Verwendung der Software Logic AggreGATEr(TM) für das hierarchische Mapping von Verilog, EDIF oder XNF Design-Files in die Prototyp-Elemente konfiguriert (siehe die Produktankündigung vom 2. November 1998). ( Quelle: OTS-Newsticker)